Laporan Akhir 1Flip-Flop
1. Jurnal [kembali]
2. Alat dan Bahan [kembali]
1. Panel DL 2203C
2. Panel DL 2203D
3. Panel DL 2203S
4. Jumper
3. Rangkaian Simulasi [kembali]
4. Prinsip Kerja Rangkaian [kembali]
- J-K Flip-flop
Flip-flop J-K adalah pengembangan dari flip-flop R-S. Untuk memastikan outputnya sesuai dengan tabel kebenaran J-K, input R-S harus dinonaktifkan. Jika input R-S (salah satunya atau keduanya) aktif, outputnya akan mengikuti tabel kebenaran R-S. Dalam rangkaian di atas, input R-S berlogika aktif rendah (active low), jadi untuk menonaktifkannya, kita harus memasukkan nilai 1.
Output J-K flip-flop berubah saat sinyal clock mengalami fall time, yaitu transisi dari logika tinggi (1) ke logika rendah (0). J-K flip-flop memiliki kondisi toggle, di mana outputnya akan menjadi kebalikan dari output sebelumnya. Kondisi ini terjadi ketika input J dan K keduanya bernilai 1.
- D Flip-flop
5. Video Rangkaian [kembali]
6. Analisa [kembali]
Analisis Input dan Output pada masing-masing kondisi, buatkan prosesnya menggunakan rangkaian dalam masing masing flip-flop
7. Link Download [kembali]
- Download video simulasi disini
- Download file datasheet JK flip-flop disini
- Download file datasheet D flip-flop disini
Tidak ada komentar:
Posting Komentar