LA modul 3 percobaan 3


Laporan Akhir 3
Counter dan Shift Register

1. Jurnal [kembali]


2. Alat dan Bahan [kembali]

Gambar 3.1 Module D’Lorenzo 

Gambar 3.2 Jumper
  1. Panel DL 2203D 
  2. Panel DL 2203C 
  3. Panel DL 2203S 
  4. Jumper

3. Rangkaian Simulasi [kembali]

Gambar Rangkaian di Proteus

4. Prinsip Kerja Rangkaian [kembali]

Rangkaian ini bekerja sebagai register geser (shift register) 4-bit, menggunakan IC 74HC194. Prinsip kerjanya adalah menerima data masukan dari sakelar (D0, D1, D2, D3) dan menggeser data tersebut secara serial. Sakelar D0-D3 berfungsi sebagai input data paralel, sementara sakelar S0 dan S1 mengendalikan mode operasi dari IC, seperti geser ke kanan (SR), geser ke kiri (SL), atau muat data paralel. Sakelar MR berfungsi sebagai master reset untuk mengembalikan semua output ke keadaan awal, dan sakelar CLK menyediakan pulsa clock yang mengendalikan proses pergeseran. Output dari register geser (Q0-Q3) ditampilkan pada indikator digital, yang berubah sesuai dengan operasi yang dijalankan.

5. Video Rangkaian [kembali]



6. Analisa [kembali]

1. Analisa bagaimana data serial dapat dikirmkan dan di keluarkan

Pada data serial, data akan disimpan, dikirimkan, dan dikeluarkan secara bergantian. Data dikirimkan melalui pin serial dengan cara memasukkan bit demi bit secara berurutan. Bit baru akan masuk dan menggeser bit sebelumnya tiap clock diberikan. Setelah semua tersimpan, lalu dikirimkan/dikeluarkan  juga bergantian setiap pulsa clock.

2. Analisa bagaimana data paralel dapat dikirimkan dan dikeluarkan 

Pada data  paralel, data dikirimkan secara sekaligus mulai dari proses input, menyimpan, dan proses mengeluarkan. Dengan satu kali load, seluruh data  akan tersimpan dan terkirim sekaligus.

3. Bandingkan keempat mode (PIPO, SISO, SIPO, PISO) berdasarkan cara  input, cara output, kebutuhan clock, serta kegunaan praktisnya

Untuk PIPO dan PISO, input dimasukkan sekaligus dan hanya memerlukan satu clock. PIPO sangat cepat untuk transfer data penuh. PISO digunakan untuk mengubahdata paralel menjadiserial.

Untuk SISO dan SIPO,vinput dimasukkan satu persatu melalui satu jalur dan butuh beberapa pulsa clock untuk memasukkan data, SISO sering dipakai pada komunikasi serial sederhana dan delay time digital. SIPO digunakan pada komunikasi serial ke paralel, misalnyapenerima data dari UART untuk ditampilkan di LED.

Untuk PIPO dan SIPO, data keluar bersamaan melalui semua jalur output dan membutuhkan satu sinyal clock untuk mengeluarkan data.

Untuk SISO dan PISO, data keluar satu persatu lewat satu jalur output dan membutuhkan beberapa sinyal clock untuk mengeluarkan data. 


7. Link Download [kembali]

  1. Download rangkaian simulasi disini
  2. Download video simulasi disini
[menuju awal]







di Tidak ada komentar:

LA Modul 3 Percobaan 1


Laporan Akhir 1
Counter dan Shift Register

1. Jurnal [kembali]

2. Alat dan Bahan [kembali]

Gambar 3.1 Module D’Lorenzo 

Gambar 3.2 Jumper
  1. Panel DL 2203D 
  2. Panel DL 2203C 
  3. Panel DL 2203S 
  4. Jumper 

3. Rangkaian Simulasi [kembali]


Gambar Rangkaian pada Modul


4. Prinsip Kerja Rangkaian [kembali]

Rangkaian 1A
Pada IC 7490, (Q0) sebagai devide by-2 dikendalikan oleh CKA dan CKB mengendalikan (Q1–Q3) sebagai devide by-5. Kedua bagian ini bekerja masing-masing: Q0 menghitung dengan siklus 2, sedangkan Q1–Q3 menghitung dengan siklus 5, ketika keduanya diberi clock eksternal terpisah. Karena keduanya tidak saling terhubung, maka keluaran Q0–Q3 tidak berurutan membentuk biner atau desimal, melainkan kombinasi dua counter berbeda. Untuk IC ini, CKA dan CKB juga tidak bekerja bersamaan, membuat outpunya juga tidak berurutan.

Rangkaian 1B
Pada IC 7490, clock hanya masuk ke CKA karena CKB terhubung ke Q0. Q0 akan membagi dua pulsa clock, lalu hasilnya menjadi clock bagi bagian pembagi-5. Dengan konfigurasi ini, 7490 bekerja sebagai decade counter (mod-10) dengan keluaran Q0–Q3 berurutan dari 0000 hingga 1001 (0–9 desimal) sebelum kembali ke 0000.

Pada IC 7493, clock eksternal hanya masuk ke CKA karena CKB dihubungkan ke Q0. Q0 toggle setiap pulsa clock, Q1 toggle setiap dua pulsa clock, lalu sinyal Q0 yang masuk ke CKB membuat Q2 dan Q3 menghitung lanjutan. Dengan begitu, keempat flip-flop saling berantai dan membentuk binary counter 4-bit (mod-16), dengan keluaran Q0–Q3 berurutan dari 0000 hingga 1111 (0–15 desimal).

5. Video Rangkaian [kembali]


6. Analisa [kembali]

1. Analisa perbedaan hasil jurnal dan percobaan dari dua ic yg digunakan (div 16 dan div 10)

  • Div 16 (IC 7493)
IC ini merupakan pencacah biner yang menghitung dari biner 0-15 (ada 16 keadaan). Pada percobaan ini, IC 7493 dipengaruhi oleh pin B4 dan B5 yang terhubung ke pin clear, serta clock ke pin B6. Saat B4 dan B5 aktif, maka  output akan ter riset ke 0 (0000), dan saat B4 atau B5 tidak aktif, output akan dipengaruhi oleh clock.
  • DIv 10 (IC 74LS90)
IC ini merupakan pencacah biner yang menghitung dari 0-9 (ada 10 keadaan). Pada percobaan ini, IC ini dipengaruhi oleh B0 dan B1 yaang terhubung ke pin clear, yang saat aktif maka output akan ter riset ke 0 (0000). Sedangkan B2 dan B3 terhubung ke pin set yang saat aktif maka output akan ter set ke 9 (1001). Jika keduanya tidak aktif, maka  output akan dipengaruhi oleh clock.

2. Analisa perbedaan hasil jurnal dan percobaan dari percobaan 1a dan 1b 

    Pada percobaan 1a, CKA dan CKB terhubung ke satu clock yang sama, sehingga Q0, (Q1, Q2, Q3) bekerja sendiri-sendiri dan tidak berkaitan. Akibatnya, output yang dihasilkan tidak berurutan (0-9) atau (0-15).
    Pada percobaan 1b, CKA terhubung ke  clock, sedangkan CKB terhubung ke output Q0 yang merupakan output dari CKA. Akibatnya Q0-Q3 berkaitan dan bekerjasama menghasilkan output yang berurutan (0-9) atau (0-15).

7. Link Download [kembali]

  1. Download video simulasi disini
[menuju awal]








di Tidak ada komentar:

TP Modul 3 Percobaan 2 Kondisi 7



1. Kondisi [kembali]

Modul 3 Percobaan 2 Kondisi 7

Buatlah rangkaian seperti gambar percobaan 2b, ganti probe menjadi seven segment.

2. Gambar Rangkaian Simulasi [kembali]

Gambar Rangkaian Percobaan 2

3. Video Simulasi [kembali]



4. Prinsip Kerja Rangkaian [kembali]

Rangkaian ini merupakan rangkaian Synchronous counter yang bekerja sebagai penghitung naik atau turun (up/down counter) menggunakan IC 74193. Switch B0 terhubung ke pin MR (Master Reset) untuk mereset output counter menjadi nol. Switch B3 terhubung ke pin Parallel Load yang menyebabkan data dari input B4–B7 langsung dimuat ke counter melalui pin D0–D3. Sementara itu, pin UP dikendalikan oleh switch B1 bersama sinyal clock yang dihubungkan ke gerbang OR, sehingga saat aktif counter akan menghitung naik setiap pulsa clock. sementara itu, pin DOWN dihubungkan ke switch B2 bersama clock masuk ke gerbang OR agar counter menghitung turun. Keluaran biner dari IC dihubungkan ke seven segment display sehingga hasil hitungan bisa langsung terbaca dalam bentuk angka. Dengan konfigurasi ini, rangkaian dapat digunakan untuk reset, load data, menghitung naik, maupun menghitung turun secara sinkron sesuai kontrol input.

5. Link Download [kembali]
  1. Download File Rangkaian klik disini
  2. Download Video  klik disini





 

di Tidak ada komentar:

TP Modul 3 Percobaan 1 Kondisi 7



1. Kondisi [kembali]

Modul 3 Percobaan 1 Kondisi 7

Buatlah rangkaian seperti gambar percobaan 1, ganti probe dengan led biasa

2. Gambar Rangkaian Simulasi [kembali]


Gambar Rangkaian 1a

Gambar Rangkaian 1b

3. Video Simulasi [kembali]

Percobaan 1a

Percobaan 1b


4. Prinsip Kerja Rangkaian [kembali]

Rangkaian 1A
Pada IC 7490, (Q0) sebagai devide by-2 dikendalikan oleh CKA dan CKB mengendalikan (Q1–Q3) sebagai devide by-5. Kedua bagian ini bekerja masing-masing: Q0 menghitung dengan siklus 2, sedangkan Q1–Q3 menghitung dengan siklus 5, ketika keduanya diberi clock eksternal terpisah. Karena keduanya tidak saling terhubung, maka keluaran Q0–Q3 tidak berurutan membentuk biner atau desimal, melainkan kombinasi dua counter berbeda. Untuk IC ini, CKA dan CKB juga tidak bekerja bersamaan, membuat outpunya juga tidak berurutan.

Rangkaian 1B
Pada IC 7490, clock hanya masuk ke CKA karena CKB terhubung ke Q0. Q0 akan membagi dua pulsa clock, lalu hasilnya menjadi clock bagi bagian pembagi-5. Dengan konfigurasi ini, 7490 bekerja sebagai decade counter (mod-10) dengan keluaran Q0–Q3 berurutan dari 0000 hingga 1001 (0–9 desimal) sebelum kembali ke 0000.

Pada IC 7493, clock eksternal hanya masuk ke CKA karena CKB dihubungkan ke Q0. Q0 toggle setiap pulsa clock, Q1 toggle setiap dua pulsa clock, lalu sinyal Q0 yang masuk ke CKB membuat Q2 dan Q3 menghitung lanjutan. Dengan begitu, keempat flip-flop saling berantai dan membentuk binary counter 4-bit (mod-16), dengan keluaran Q0–Q3 berurutan dari 0000 hingga 1111 (0–15 desimal).

5. Link Download [kembali]
  1. Download File Rangkaian (1a) klik disini
  2. Download File Rangkaian (1b) klik disini
  3. Download Video (1a) klik disini
  4. Download Video (1b) klik disini





 

di Tidak ada komentar:

MODUL 3





Modul 3 
Counter dan Shift Register 
1. Tujuan [kembali]
  1. Merangkai dan menguji operasi logika dari Counter Asyncron dan Counter Syncronous. 
  2. Merangkai dan menguji aplikasi dari sebuah Counter.
  3. Merangkai dan menguji aplikasi dari sebuah Shift Register.
2. Alat dan Bahan [kembali]
Gambar 3.1 Module D’Lorenzo 

Gambar 3.2 Jumper
  1. Panel DL 2203D 
  2. Panel DL 2203C 
  3. Panel DL 2203S 
  4. Jumper 

3. Dasar Teori [kembali]
COUNTER
Counter  adalah  sebuah  rangkaian  sekuensial  yang  mengeluarkan  urutan statestate tertentu, yang merupakan aplikasi dari pulsa-pulsa inputnya. Pulsa input dapat berupa pulsa clock atau pulsa yang dibangkitkan oleh sumber eksternal dan muncul pada interval waktu tertentu. Counter banyak digunakan pada peralatan yang berhubungan  dengan  teknologi  digital,  biasanya  untuk menghitung  jumlah kemunculan  sebuah  o kejadian/event  atau  untuk menghitung  pembangkit  waktu. Counter yang mengeluarkan urutan biner dinamakan Biner Counter. Sebuah n-bit binary counter terdiri dari n buah flip-flop, dapat menghitung dari 0 sampai 2n - 1 . Counter secara umum diklasifikasikan atas counter asyncron dan counter syncronous.   

a. Counter Asyncronous   
Counter  Asyncronous  disebut  juga Ripple Through  Counter  atau Counter Serial (Serial Counter), karena output masing-masing flip-flop yang digunakan akan bergulingan (berubah kondisi dan “0” ke “1”) dan sebaliknya secara berurutan atau langkah demi langkah, hal ini disebabkan karena hanya flipflop  yang  paling  ujung  saja  yang  dikendalikan  oleh  sinyal  clock, sedangkan sinyal clock untuk flip-flop lainnya diambilkan dan masing-masing flip-flop sebelumnya.

Gambar 3.3 Rangkaian Asyncronous Counter
b. Counter Synchronous
Syncronous counter disebut sebagai Counter parallel, output flipflop yang digunakan bergulingan secara serempak. Hal ini disebabkan karena masing-masing flip- flop tersebut dikendalikan secara serempak oleh sinyal clock.
Gambar 3.4 Rangkaian Counter Syncronous

SHIFT REGISTER
Register geser (Shift Register) merupakan salah satu piranti fungsional yang banyak digunakan dalam sistem digital. Tampilan pada layar kalkulator dimana angka bergeser ke kiri setiap kali ada angka baru yang diinputkan menggambarkan karakteristik register geser tersebut. Register geser ini terbangun dari flip-flop. Register geser dapat digunakan sebagai memori sementara, data yang tersimpan didalamnya dapat digeser ke kiri atau ke kanan. Register geser juga dapat digunakan untuk mengubah data seri ke paralel atau data paralel ke seri. Ada empat tipe register yang dapat dirancang dengan kombinasi masukan dan keluaran dan kombinasi serial atau paralel :

1. Serial in serial out (SISO)
Pada register SISO, jalur masuk data berjumlah satu dan jalur keluaran juga berjumlah satu. Pada jenis register ini data mengalami pergeseran, flip flop pertama menerima masukan dari input, sedangkan flip-flop kedua menerima masukan dari flip-flop pertama dan seterusnya.
Gambar 3.5 Serial In Serial Out
2. Serial in paralel out (SIPO)
Register SIPO, mempunyai satu saluran masukan saluran keluaran sejumlah flip-flop yang menyusunnya. Data masuk satu per satu (secara serial) dan dikeluarkan secara serentak (secara paralel). Pengeluaran data dikendalikan oleh sebuah sinyal kontrol. Selama sinyal kontrol tidak diberikan, data akan tetap tersimpan dalam register.
Gambar 3.6 Serial In Paralel Out

3. Paralel In Serial Out (PISO)
Register PISO, mempunyai jalur masukan sejumlah flip-flop yang menyusunnya, dan hanya mempunyai satu jalur keluaran. Data masuk ke dalam register secara serentak dengan di kendalikan sinyal kontrol, sedangkan data keluar satu per satu (secara serial).
Gambar 3.7 Paralel In Serial OutParalel In Paralel Out (PIPO)

4. Paralel In Paralel Out (PIPO)
Register PIPO, mempunyai jalur masukan dan keluaran sesuai dengan jumlah flip flop yang menyusunnya. Pada jenis ini data masuk dan keluar secara serentak.
Gambar 3.8 Paralel In Paralel Out






di Tidak ada komentar:

LA modul 2 percobaan 2


Laporan Akhir 1
Flip-Flop

1. Jurnal [kembali]

2. Alat dan Bahan [kembali]

Alat

1. Software Proteus ver minimal 8.17

Bahan

  • Power Supply
  • Ground
  • SPDT

  • IC 74LS112

  • Logic Probe

3. Rangkaian Simulasi [kembali]


4. Prinsip Kerja Rangkaian [kembali]

    T flip-flop pada dasarnya adalah rangkaian J-K flip-flop yang pin J dan K nya dihubungkan sehinga hanya memiliki 1 input yaitu T. Sama seperti J-K flip-flop, agar outputnya berfungsi sesuai tabel kebenaran T flip-flop, input R dan S harus dalam kondisi nonaktif. Jika input R atau S (atau keduanya) aktif, outputnya akan mengikuti tabel kebenaran R-S flip-flop. Dalam rangkaian ini, input R-S berlogika aktif rendah (active low), jadi untuk menonaktifkannya, kita harus memasukkan nilai 1.

    Ketika input R dan S dinonaktifkan, output rangkaian akan berubah saat sinyal clock mengalami falling edge (transisi dari logika tinggi 1 ke rendah 0), sama seperti J-K flip-flop. Kondisi ini disebut toggle; outputnya menjadi kebalikan dari output sebelumnya. Output hanya akan berubah jika input T berlogika tinggi (1). Jika input T berlogika rendah (0), outputnya tidak akan berubah.

5. Video Rangkaian [kembali]


6. Analisa [kembali]

Analisa input dan output masing-masing kondisi sesuai jurnal!


7. Link Download [kembali]

  1. Download rangkaian simulasi disini
  2. Download video simulasi disini
  3. Download file datasheet T flip-flop disini
[menuju awal]







di Tidak ada komentar:

LA Modul 2 Percobaan 1


Laporan Akhir 1
Flip-Flop

1. Jurnal [kembali]

2. Alat dan Bahan [kembali]

Gambar 2.1 Module D'Lorenzo

Gambar 2.2 Module DL2203S D'Lorenzo 

Gambar 2.3 Jumper

1. Panel DL 2203C 

2. Panel DL 2203D 

3. Panel DL 2203S 

 4. Jumper 

3. Rangkaian Simulasi [kembali]

Gambar 3.1 Rangkaian pada modul

Gambar 3.2 Rangkaian Simulasi

4. Prinsip Kerja Rangkaian [kembali]

  •     J-K Flip-flop

    Flip-flop J-K adalah pengembangan dari flip-flop R-S. Untuk memastikan outputnya sesuai dengan tabel kebenaran J-K, input R-S harus dinonaktifkan. Jika input R-S (salah satunya atau keduanya) aktif, outputnya akan mengikuti tabel kebenaran R-S. Dalam rangkaian di atas, input R-S berlogika aktif rendah (active low), jadi untuk menonaktifkannya, kita harus memasukkan nilai 1.

    Output J-K flip-flop berubah saat sinyal clock mengalami fall time, yaitu transisi dari logika tinggi (1) ke logika rendah (0). J-K flip-flop memiliki kondisi toggle, di mana outputnya akan menjadi kebalikan dari output sebelumnya. Kondisi ini terjadi ketika input J dan K keduanya bernilai 1.

  • D Flip-flop

    Rangkaian flip-flop D mirip dengan R-S flip-flop, tetapi ada gerbang NOT yang dipasang pada input R-nya. Sama seperti J-K flip-flop, input R-S pada D flip-flop juga harus dinonaktifkan agar outputnya sesuai dengan tabel kebenaran D flip-flop.
    Output D flip-flop berubah saat sinyal clock mengalami rise time, yaitu transisi dari logika rendah (0) ke logika tinggi (1). Rangkaian D flip-flop tidak memiliki kondisi toggle.

5. Video Rangkaian [kembali]


6. Analisa [kembali]

Analisis Input dan Output pada masing-masing kondisi, buatkan prosesnya menggunakan rangkaian dalam masing masing flip-flop

Jawab:



7. Link Download [kembali]

  1. Download video simulasi disini
  2. Download file datasheet JK flip-flop disini
  3. Download file datasheet D flip-flop disini
[menuju awal]







di Tidak ada komentar:

TP Modul 2 Percobaan 2



1. Kondisi [kembali]

Modul 2 Percobaan 1 Kondisi 5

Buatlah rangkaian T flip flop seperti pada gambar pada percobaan dengan ketentuan input B0=0, B1=1, B2=don’t care

2. Gambar Rangkaian Simulasi [kembali]



3. Video Simulasi [kembali]




4. Prinsip Kerja Rangkaian [kembali]

Prinsip kerja rangkaian T flip-flop ini adalah mengubah JK flip-flop menjadi T flip-flop dengan cara menyatukan input J dan K. Pada kondisi awal percobaan, karena input B0 = 0 maka RESET aktif sehingga output Q langsung dipaksa menjadi 0 tanpa menunggu clock. Input B1 = 1 berarti SET tidak aktif sehingga tidak mempengaruhi keluaran. Sedangkan input B2 = don’t care tidak berpengaruh karena saat RESET aktif, kondisi J dan K diabaikan. Jika RESET dinonaktifkan (B0 = 1), maka T flip-flop akan bekerja normal: saat T = 0, output Q tetap; dan saat T = 1, output Q akan berubah (toggle) setiap kali terjadi falling edge sinyal clock.
  1. Download File Rangkaian (1) klik disini
  2. Download Video  (1) klik disini








di Tidak ada komentar:

TP Modul 2 Percobaan 1



1. Kondisi [kembali]

Modul 2 Percobaan 1 Kondisi 5

Buatlah rangkaian J-K flip flop dan D flip flop seperti pada gambar pada percobaan 1 dengan ketentuan input B0=1, B1=1, B2=don’t care, B3=don’t care, B4=0, B5=don’t care, B6=don’t care led diganti logicprobe

2. Gambar Rangkaian Simulasi [kembali]



3. Video Simulasi [kembali]




4. Prinsip Kerja Rangkaian [kembali]

Prinsip kerja rangkaian ini adalah memperlihatkan perbedaan cara kerja JK flip-flop dan D flip-flop. Pada JK flip-flop, output Q hanya berubah pada saat terjadi falling edge clock, dengan perilaku ditentukan oleh input J dan K (menahan, set, reset, atau toggle), sementara input SET dan RESET dapat langsung memaksa Q menjadi 1 atau 0 tanpa menunggu clock. Sedangkan pada D flip-flop, output Q akan selalu menyalin nilai input D setiap kali terjadi raising edge clock, sehingga berfungsi sebagai penyimpan data satu bit. Dengan bantuan logic probe, rangkaian ini menunjukkan bahwa flip-flop bekerja sinkron terhadap sinyal clock tertentu dan dapat dikontrol sesuai konfigurasi inputnya.
  1. Download File Rangkaian (1) klik disini
  2. Download Video  (1) klik disini





di Tidak ada komentar:

Modul 2





Modul 2
Flip-flop 
1. Tujuan [kembali]

  1. Merangkai dan menguji berbagai macam flip-flop.
2. Alat dan Bahan [kembali]

Gambar 2.1 Module D’Lorenzo 

Gambar 2.2 DL2203S Module D’Lorenzo 

Gambar 2.2 Jumper

Alat yang di gunakan :

1. Panel DL 2203C
2. Panel DL 2203D
3. Panel DL 2203S
4. Jumper

3. Dasar Teori [kembali]


Flip Flop

Flip-flop adalah rangkaian elektronika yang memilki dua kondisi stabil dan dapat digunakan untuk menyimpan informasi. Flip-flop merupakan pengaplikasian gerbang logika yang bersifat Multivibrator Bistabil. Dikatakan Multibrator Bistabil karena kedua tingkat tegangan keluaran pada Multivibrator tersebut adalah stabil dan hanya akan mengubah situasi tingkat tegangan keluarannya saat dipicu (trigger). Flip-flop mempunyai dua Output (Keluaran) yang salah satu outputnya merupakan komplemen Output yang lain. 


A.  RS Flip-Flop

R-S Flip-flop merupakan dasar dari semua flip-flop yang memiliki 2 gerbang inputan atau masukan yaitu R dan S. 

 


Gambar 2.3 RS Flip-Flop

B. JK Flip Flop

J-K Flip-flop merupakan flipflop yang tidak memiliki kondisi terlarang atau yanng berarti diberi berapapun inputan asalkan terdapat clock maka akan terjadi perubahan pada keluaran atau outputnya. 

  
Gambar 2.4 Flip-Flop JK
C.  D Flip Flop

D Flip-flop merupakan salah satu jenis flip-flop yang dibangun dengan menggunakan flip-flop R-S . Perbedaan dengan R-S flip-flop terletak pada inputan R, dan D Flip-flop inputan R terlebih dahulu diberi gerbang NOT. 

 
Gambar 2.5 D Flip-Flop
D.  T Flip Flop

T Flip-flop merupakan rangkaian flip-flop yang telah di buat dengan menggunakan J-K Flip-flop yang kedua inputannya dihubungkan menjadi satu. Jika input T nya aktif dan dipengaruhi oleh clock maka outputnya akan berubah dan jika T tidak aktif walaupun dipengaruhi oleh clock maka outputnya tidak berubah. 

 

 Gambar 2.6 Flip-Flop T





























di Tidak ada komentar:
Langganan: Komentar (Atom)

Percobaan

[KEMBALI KE MENU SEBELUMNYA] DAFTAR ISI a. Prosedur b. Hardware c. Rangkaian Simulasi dan Prinsip Kerja d. Flowchart e. V...